移位寄存器單元及其驅(qū)動(dòng)方法、移位寄存器和顯示裝置制造方法
【專利摘要】本發(fā)明提供一種移位寄存器單元及其驅(qū)動(dòng)方法、移位寄存器和顯示裝置。所述移位寄存器單元包括柵極驅(qū)動(dòng)信號(hào)輸出端、時(shí)鐘信號(hào)端、上拉晶體管、下拉晶體管、下拉節(jié)點(diǎn)控制模塊和上拉節(jié)點(diǎn)控制模塊，下拉節(jié)點(diǎn)控制模塊在輸入階段控制使得下拉節(jié)點(diǎn)的電位為低電位，在輸出階段控制下拉晶體管關(guān)斷，在復(fù)位階段控制下拉晶體管導(dǎo)通，使得所述柵極驅(qū)動(dòng)信號(hào)輸出端輸出低電平；上拉節(jié)點(diǎn)控制模塊在輸入階段控制上拉節(jié)點(diǎn)的電位被拉高為高電位，在輸出階段控制上拉晶體管保持導(dǎo)通，使得柵極驅(qū)動(dòng)信號(hào)輸出端輸出由時(shí)鐘信號(hào)，在復(fù)位階段控制上拉節(jié)點(diǎn)的電位被拉低為低電平，在維持階段控制上拉晶體管關(guān)斷。本發(fā)明以簡(jiǎn)潔的電路結(jié)構(gòu)實(shí)現(xiàn)雙向掃描功能，以降低功耗。
【專利說(shuō)明】移位寄存器單元及其驅(qū)動(dòng)方法、移位寄存器和顯示裝置
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及顯示【技術(shù)領(lǐng)域】，尤其涉及一種移位寄存器單元及其驅(qū)動(dòng)方法、移位寄存器和顯示裝置。
【背景技術(shù)】
[0002]TFT-LCD (Thin Film Transistor Liquid Crystal Display,薄膜場(chǎng)效應(yīng)晶體管液晶顯示器)驅(qū)動(dòng)器包括柵極驅(qū)動(dòng)器和數(shù)據(jù)驅(qū)動(dòng)器，移位寄存器單元常用于液晶顯示面板的柵極驅(qū)動(dòng)器中，每一條柵線與一級(jí)移位寄存器單元對(duì)接，柵極驅(qū)動(dòng)器將輸入的時(shí)鐘信號(hào)通過(guò)移位寄存器單元轉(zhuǎn)換后加在液晶顯示面板的柵線上，多級(jí)移位寄存器單元組成移位寄存器，通過(guò)移位寄存器輸出柵極驅(qū)動(dòng)信號(hào)，逐行掃描液晶顯示面板上的各行像素。
[0003]現(xiàn)有的移位寄存器單元和移位寄存器不能以簡(jiǎn)潔的電路結(jié)構(gòu)實(shí)現(xiàn)雙向掃描功能，需要使用比較多的晶體管，功耗高。
【發(fā)明內(nèi)容】
[0004]本發(fā)明的主要目的在于提供一種移位寄存器單元及其驅(qū)動(dòng)方法、移位寄存器和顯示裝置，以簡(jiǎn)潔的電路結(jié)構(gòu)實(shí)現(xiàn)雙向掃描功能，減少需要使用的晶體管，以降低功耗。
[0005]為了達(dá)到上述目的，本發(fā)明提供了一種移位寄存器單元，包括柵極驅(qū)動(dòng)信號(hào)輸出端、輸入端、復(fù)位端、時(shí)鐘信號(hào)端、上拉晶體管、下拉晶體管、下拉節(jié)點(diǎn)控制模塊和上拉節(jié)點(diǎn)控制模塊，其中，
[0006]所述上拉晶體管，柵極與上拉節(jié)點(diǎn)連接，第一極與所述時(shí)鐘信號(hào)端連接，第二極與所述柵極驅(qū)動(dòng)信號(hào)輸出端連接；
[0007]所述下拉晶體管，柵極與下拉節(jié)點(diǎn)連接，第一極與所述柵極驅(qū)動(dòng)信號(hào)輸出端連接，第二極接入第一低電平；
[0008]所述下拉節(jié)點(diǎn)控制模塊，接入所述第一低電平和第一高電平，并分別與所述上拉節(jié)點(diǎn)和所述下拉節(jié)點(diǎn)連接，用于在每一顯示周期的輸入階段控制使得所述下拉節(jié)點(diǎn)的電位為低電位在每一顯示周期的輸出階段控制該下拉節(jié)點(diǎn)的電位維持為低電位，從而控制所述下拉晶體管關(guān)斷，在每一顯示周期的復(fù)位階段控制所述下拉節(jié)點(diǎn)的電位被拉高為高電平，在每一顯示周期的維持階段控制所述下拉節(jié)點(diǎn)的電位持續(xù)被拉高，從而控制所述下拉晶體管導(dǎo)通，使得所述柵極驅(qū)動(dòng)信號(hào)輸出端輸出低電平；
[0009]所述上拉節(jié)點(diǎn)控制模塊，接入所述第一低電平、第二低電平和第二高電平，并分別與所述上拉節(jié)點(diǎn)、所述下拉節(jié)點(diǎn)、所述輸入端和所述復(fù)位端連接，用于在每一顯示周期的輸入階段控制所述上拉節(jié)點(diǎn)的電位被拉高為高電位，在每一顯示周期的輸出階段控制所述上拉節(jié)點(diǎn)的電位被進(jìn)一步自舉拉高，從而控制所述上拉晶體管保持導(dǎo)通，使得所述柵極驅(qū)動(dòng)信號(hào)輸出端輸出由所述時(shí)鐘信號(hào)端輸入的時(shí)鐘信號(hào)，在每一顯示周期的復(fù)位階段控制所述上拉節(jié)點(diǎn)的電位被拉低為低電平，并在每一顯示周期的維持階段控制所述上拉節(jié)點(diǎn)的電位維持為低電平，從而控制所述上拉晶體管關(guān)斷。
[0010]實(shí)施時(shí)，所述下拉節(jié)點(diǎn)控制模塊包括:
[0011]第一下拉節(jié)點(diǎn)控制晶體管，柵極接入所述第一高電平，第一極接入所述第一高電平，第二極與所述下拉節(jié)點(diǎn)連接；
[0012]以及，第二下拉節(jié)點(diǎn)控制晶體管，柵極與所述上拉節(jié)點(diǎn)連接，第一極與所述下拉節(jié)點(diǎn)連接，第二極接入所述第一低電平。
[0013]實(shí)施時(shí)，所述上拉節(jié)點(diǎn)控制模塊包括第一晶體管、第二晶體管、上拉節(jié)點(diǎn)控制晶體管和存儲(chǔ)電容，其中，
[0014]所述上拉節(jié)點(diǎn)控制晶體管,柵極與所述下拉節(jié)點(diǎn)連接，第一極與所述上拉節(jié)點(diǎn)連接，第二極接入所述第一低電平；
[0015]所述存儲(chǔ)電容，連接于所述上拉節(jié)點(diǎn)與所述柵極驅(qū)動(dòng)信號(hào)輸出端之間；
[0016]在正向掃描時(shí):所述第一晶體管，柵極與所述復(fù)位端連接，第一極接入所述第二低電平，第二極與所述上拉節(jié)點(diǎn)連接；
[0017]所述第二晶體管，柵極與所述輸入端連接，第一極與所述上拉節(jié)點(diǎn)連接，第二極接入所述第二高電平；
[0018]在逆向掃描時(shí):所述第一晶體管，柵極與所述輸入端連接，第一極接入所述第二高電平，第二極與所述上拉節(jié)點(diǎn)連接；
[0019]所述第二晶體管，柵極與所述復(fù)位端連接，第一極與所述上拉節(jié)點(diǎn)連接，第二極接入所述第二低電平。
[0020]實(shí)施時(shí)，所述上拉晶體管、所述下拉晶體管、所述第一上拉節(jié)點(diǎn)控制晶體管、所述第二上拉節(jié)點(diǎn)控制晶體管、所述第三上拉節(jié)點(diǎn)控制晶體管、所述第一下拉節(jié)點(diǎn)控制晶體管和所述第二下拉節(jié)點(diǎn)控制晶體管都為η型晶體管。
[0021]本發(fā)明還提供了一種移位寄存器單元的驅(qū)動(dòng)方法，應(yīng)用于上述的移位寄存器單元，所述驅(qū)動(dòng)方法包括:在每一顯示周期內(nèi)，在正向掃描和逆向掃描時(shí)，
[0022]在輸入階段，輸入端接入高電平，復(fù)位端接入低電平，時(shí)鐘信號(hào)端接入低電平，上拉節(jié)點(diǎn)控制模塊控制上拉節(jié)點(diǎn)的電位被拉高為高電位，從而控制上拉晶體管導(dǎo)通，并控制下拉節(jié)點(diǎn)控制模塊使得下拉節(jié)點(diǎn)的電位為低電位，從而控制下拉晶體管關(guān)斷，因此柵極驅(qū)動(dòng)信號(hào)輸出端輸出低電平；
[0023]在輸出階段，所述輸入端接入低電平，所述復(fù)位端接入低電平，所述時(shí)鐘信號(hào)端接入高電平，所述上拉節(jié)點(diǎn)控制模塊控制上拉節(jié)點(diǎn)的電位進(jìn)一步被自舉拉高，從而控制所述上拉晶體管保持導(dǎo)通，并控制所述下拉節(jié)點(diǎn)控制模塊使得所述下拉節(jié)點(diǎn)的電位保持為低電位，從而控制所述下拉晶體管保持關(guān)斷，使得所述柵極驅(qū)動(dòng)信號(hào)輸出端輸出高電平；
[0024]在復(fù)位階段，所述輸入端接入低電平，所述復(fù)位端接入高電平，所述上拉節(jié)點(diǎn)控制模塊控制所述上拉節(jié)點(diǎn)的電位被拉低，從而控制所述上拉晶體管關(guān)斷，所述下拉節(jié)點(diǎn)控制模塊控制所述下拉節(jié)點(diǎn)的電位被拉高為高電平，從而控制所述下拉晶體管導(dǎo)通，使得所述柵極驅(qū)動(dòng)信號(hào)輸出端輸出低電平；
[0025]在維持階段，所述上拉節(jié)點(diǎn)控制模塊控制所述上拉節(jié)點(diǎn)的電位維持為低電平，從而控制所述上拉晶體管關(guān)斷，所述下拉節(jié)點(diǎn)控制模塊控制所述下拉節(jié)點(diǎn)的電位持續(xù)被拉高，從而控制所述下拉晶體管導(dǎo)通，使得所述柵極驅(qū)動(dòng)輸出端持續(xù)輸出低電平。
[0026]本發(fā)明還提供了一種移位寄存器，包括沉積在陣列基板上的多級(jí)上述的移位寄存器單元；
[0027]第一級(jí)移位寄存器單元的輸入端接入開啟信號(hào)；
[0028]除了第一級(jí)移位寄存器單元之外，每一級(jí)移位寄存器單元的輸入端與相鄰上一級(jí)移位寄存器單元的柵極驅(qū)動(dòng)信號(hào)輸出端連接；
[0029]除了最后一級(jí)移位寄存器單元之外，每一級(jí)移位寄存器單元的復(fù)位端與相鄰下一級(jí)移位寄存器單元的柵極驅(qū)動(dòng)信號(hào)輸出端連接；
[0030]最后一級(jí)移位寄存器單元的復(fù)位端接入復(fù)位信號(hào)；
[0031]相鄰兩級(jí)移位寄存器單元的時(shí)鐘信號(hào)端接入的時(shí)鐘信號(hào)反相。
[0032]本發(fā)明還提供了一種顯示裝置，包括上述的移位寄存器。
[0033]與現(xiàn)有技術(shù)相比，本發(fā)明所述的移位寄存器單元，能夠以簡(jiǎn)潔的電路結(jié)構(gòu)實(shí)現(xiàn)雙向掃描功能，需要使用晶體管少，功耗低。
【專利附圖】
【附圖說(shuō)明】
[0034]圖1是本發(fā)明實(shí)施例所述的移位寄存器單元的結(jié)構(gòu)圖；
[0035]圖2是本發(fā)明實(shí)施例所述的移位寄存器的結(jié)構(gòu)圖；
[0036]圖3是本發(fā)明一具體實(shí)施例所述的移位寄存器單元的電路圖；
[0037]圖4是如圖3所示的移位寄存器單元的具體實(shí)施例的工作時(shí)序圖；
[0038]圖5是本發(fā)明另一具體實(shí)施例所述的移位寄存器單元的電路圖；
[0039]圖6是本發(fā)明該具體實(shí)施例所述的移位寄存器單元的工作時(shí)序圖。
【具體實(shí)施方式】
[0040]下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對(duì)本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅僅是本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例?；诒景l(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒(méi)有做出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。
[0041]如圖1所示，本發(fā)明實(shí)施例所述的移位寄存器單元，包括柵極驅(qū)動(dòng)信號(hào)輸出端OUTPUT、輸入端INPUT、復(fù)位端RESET、時(shí)鐘信號(hào)端CLOCK、上拉晶體管Mil、下拉晶體管M12、下拉節(jié)點(diǎn)控制模塊11和上拉節(jié)點(diǎn)控制模塊12，其中，
[0042]所述上拉晶體管M11，柵極與上拉節(jié)點(diǎn)PU連接，第一極與所述時(shí)鐘信號(hào)端CLOCK連接，第二極與所述柵極驅(qū)動(dòng)信號(hào)輸出端OUTPUT連接；
[0043]所述下拉晶體管M12，柵極與下拉節(jié)點(diǎn)H)連接，第一極與所述柵極驅(qū)動(dòng)信號(hào)輸出端OUTPUT連接，第二極接入第一低電平VGL ；
[0044]所述下拉節(jié)點(diǎn)控制模塊11，接入所述第一低電平VGL和第一高電平VGH，并分別與所述上拉節(jié)點(diǎn)PU和所述下拉節(jié)點(diǎn)ro連接，用于在每一顯示周期的輸入階段控制使得所述下拉節(jié)點(diǎn)ro的電位為低電位，在每一顯示周期的輸出階段控制該下拉節(jié)點(diǎn)ro的電位維持為低電位，從而控制所述下拉晶體管M12關(guān)斷，在每一顯示周期的復(fù)位階段控制所述下拉節(jié)點(diǎn)ro的電位被拉高為高電平，在每一顯示周期的維持階段控制所述下拉節(jié)點(diǎn)ro的電位持續(xù)被拉高，從而控制所述下拉晶體管M12導(dǎo)通，使得所述柵極驅(qū)動(dòng)信號(hào)輸出端output輸出低電平；
[0045]所述上拉節(jié)點(diǎn)控制模塊12，接入所述第一低電平VGL、第二低電平VSS和第二高電平VDD，并分別與所述上拉節(jié)點(diǎn)PU、所述下拉節(jié)點(diǎn)PD、所述輸入端INPUT和所述復(fù)位端RESET連接，用于在每一顯示周期的輸入階段控制所述上拉節(jié)點(diǎn)PU的電位被拉高為高電位，在每一顯示周期的輸出階段控制所述上拉節(jié)點(diǎn)PU的電位被進(jìn)一步自舉拉高，從而控制所述上拉晶體管MlI保持導(dǎo)通，使得所述柵極驅(qū)動(dòng)信號(hào)輸出端OUTPUT輸出由所述時(shí)鐘信號(hào)端CLOCK輸入的時(shí)鐘信號(hào)，在每一顯示周期的復(fù)位階段控制所述上拉節(jié)點(diǎn)的電位被拉低為低電平，并在每一顯示周期的維持階段控制所述上拉節(jié)點(diǎn)PU的電位維持為低電平，從而控制所述上拉晶體管Mll關(guān)斷。
[0046]在本發(fā)明該實(shí)施例所述的移位寄存器單元中，所述上拉晶體管Mll和所述下拉晶體管M12都為η型晶體管。
[0047]本發(fā)明實(shí)施例所述的移位寄存器單元，能夠以簡(jiǎn)潔的電路結(jié)構(gòu)實(shí)現(xiàn)雙向掃描功能，需要使用晶體管少，功耗低。
[0048]本發(fā)明所有實(shí)施例中采用的晶體管均可以為薄膜晶體管或場(chǎng)效應(yīng)管或其他特性相同的器件。在本發(fā)明實(shí)施例中，為區(qū)分晶體管除柵極之外的兩極，將其中第一極可以為源極或漏極，第二極可以為漏極或源極。此外，按照晶體管的特性區(qū)分可以將晶體管分為η型晶體管或P型晶體管。在本發(fā)明實(shí)施例提供的驅(qū)動(dòng)電路中，所有晶體管均是以η型晶體管為例進(jìn)行的說(shuō)明，可以想到的是在采用P型晶體管實(shí)現(xiàn)時(shí)是本領(lǐng)域技術(shù)人員可在沒(méi)有做出創(chuàng)造性勞動(dòng)前提下輕易想到的，因此也是在本發(fā)明的實(shí)施例保護(hù)范圍內(nèi)的。
[0049]具體的,所述下拉節(jié)點(diǎn)控制模塊包括:
[0050]第一下拉節(jié)點(diǎn)控制晶體管，柵極接入所述第一高電平，第一極接入所述第一高電平，第二極與所述下拉節(jié)點(diǎn)連接；
[0051]以及，第二下拉節(jié)點(diǎn)控制晶體管，柵極與所述上拉節(jié)點(diǎn)連接，第一極與所述下拉節(jié)點(diǎn)連接，第二極接入所述第一低電平。
[0052]具體的，所述上拉節(jié)點(diǎn)控制模塊包括第一晶體管、第二晶體管、上拉節(jié)點(diǎn)控制晶體管和存儲(chǔ)電容，其中，
[0053]所述上拉節(jié)點(diǎn)控制晶體管,柵極與所述下拉節(jié)點(diǎn)連接，第一極與所述上拉節(jié)點(diǎn)連接，第二極接入所述第一低電平；
[0054]所述存儲(chǔ)電容，連接于所述上拉節(jié)點(diǎn)與所述柵極驅(qū)動(dòng)信號(hào)輸出端之間；
[0055]在正向掃描時(shí):所述第一晶體管，柵極與所述復(fù)位端連接，第一極接入所述第二低電平，第二極與所述上拉節(jié)點(diǎn)連接；
[0056]所述第二晶體管，柵極與所述輸入端連接，第一極與所述上拉節(jié)點(diǎn)連接，第二極接入所述第二高電平；
[0057]在逆向掃描時(shí):所述第一晶體管，柵極與所述輸入端連接，第一極接入所述第二高電平，第二極與所述上拉節(jié)點(diǎn)連接；
[0058]所述第二晶體管，柵極與所述復(fù)位端連接，第一極與所述上拉節(jié)點(diǎn)連接，第二極接入所述第二低電平。
[0059]具體的，所述上拉晶體管、所述下拉晶體管、所述第一上拉節(jié)點(diǎn)控制晶體管、所述第二上拉節(jié)點(diǎn)控制晶體管、所述第三上拉節(jié)點(diǎn)控制晶體管、所述第一下拉節(jié)點(diǎn)控制晶體管和所述第二下拉節(jié)點(diǎn)控制晶體管都為η型晶體管。
[0060]如圖2所示，本發(fā)明實(shí)施例所述的移位寄存器，包括沉積在陣列基板上的多級(jí)上述的移位寄存器單元；
[0061]第一級(jí)移位寄存器單元G(I)的輸入端接入開啟信號(hào)STV ；
[0062]除了第一級(jí)移位寄存器單元之外，每一級(jí)移位寄存器單元的輸入端INPUT與相鄰上一級(jí)移位寄存器單元的柵極驅(qū)動(dòng)信號(hào)輸出端OUTPUT連接；
[0063]除了最后一級(jí)移位寄存器單元之外，每一級(jí)移位寄存器單元的復(fù)位端RESET與相鄰下一級(jí)移位寄存器單元的柵極驅(qū)動(dòng)信號(hào)輸出端OUTPUT連接；
[0064]最后一級(jí)移位寄存器單元的復(fù)位端接入復(fù)位信號(hào)(圖2中未示)；
[0065]在圖2中，G(2)標(biāo)示第二級(jí)移位寄存器單元，G(3)標(biāo)示第三級(jí)移位寄存器單元，G(4)標(biāo)示第四級(jí)移位寄存器單元；
[0066]相鄰兩級(jí)移位寄存器單元的時(shí)鐘信號(hào)端接入的時(shí)鐘信號(hào)反相，在圖2中CLK為第一時(shí)鐘信號(hào)，CLKB為第二時(shí)鐘信號(hào)，CLK和CLKB反相。
[0067]下面通過(guò)具體實(shí)施例來(lái)說(shuō)明本發(fā)明所述的移位寄存器單元。
[0068]如圖3所示，正向掃描的第η級(jí)移位寄存器單元G(n)，包括柵極驅(qū)動(dòng)信號(hào)輸出端OUTPUT、輸入端INPUT、復(fù)位端RESET、上拉晶體管Ml1、下拉晶體管Ml2、下拉節(jié)點(diǎn)控制模塊11和上拉節(jié)點(diǎn)控制模塊12，其中，
[0069]所述上拉晶體管M11，柵極與上拉節(jié)點(diǎn)連接，第一極接入第一時(shí)鐘信號(hào)CLK，第二極與所述柵極驅(qū)動(dòng)信號(hào)輸出端OUTPUT連接；
[0070]所述下拉晶體管M12，柵極與下拉節(jié)點(diǎn)ro連接，第一極與所述柵極驅(qū)動(dòng)信號(hào)輸出端OUTPUT連接，第二極接入第一低電平VGL ；
[0071]所述下拉節(jié)點(diǎn)控制模塊11，包括:
[0072]第一下拉節(jié)點(diǎn)控制晶體管Mill，柵極接入所述第一高電平VGH，第一極接入所述第一高電平VGH,第二極與所述下拉節(jié)點(diǎn)F1D連接；
[0073]以及，第二下拉節(jié)點(diǎn)控制晶體管M112，柵極與所述上拉節(jié)點(diǎn)連接，第一極與所述下拉節(jié)點(diǎn)H)連接,第二極接入所述第一低電平VGL ；
[0074]所述上拉節(jié)點(diǎn)控制模塊12,包括:
[0075]第一晶體管M121，柵極與所述復(fù)位端RESET連接，第一極接入所述第二低電平VSS，第二極與所述上拉節(jié)點(diǎn)PU連接；
[0076]第二晶體管M122，柵極與所述輸入端INPUT連接，第一極與所述上拉節(jié)點(diǎn)PU連接，第二極接入所述第二高電平VDD ；
[0077]上拉節(jié)點(diǎn)控制晶體管M123,柵極與所述下拉節(jié)點(diǎn)F1D連接,第一極與所述上拉節(jié)點(diǎn)PU連接，第二極接入所述第一低電平VGL ；
[0078]以及，存儲(chǔ)電容Cl，連接于所述上拉節(jié)點(diǎn)I3U與所述柵極驅(qū)動(dòng)信號(hào)輸出端OUTPUT之間；
[0079]接入第(η+l)級(jí)移位寄存器單元G(n+1)的時(shí)鐘信號(hào)端的時(shí)鐘信號(hào)為第二時(shí)鐘信號(hào) CLKB，CLK 和 CLKB 反相。
[0080]如圖4所示，圖3所示的移位寄存器單元在正向掃描時(shí)，在一顯示周期內(nèi)，具體工作過(guò)程如下:
[0081]在輸入階段SI，輸入端INPUT接入高電平信號(hào)，使得第二晶體管M122導(dǎo)通；輸入端INPUT的高電平信號(hào)給Cl充電，使得上拉節(jié)點(diǎn)I3U的電位被拉高，上拉晶體管Mll開啟，此時(shí)OUTPUT輸出CLK，CLK為低電平，因此OUTPUT輸出低電平，由于上拉節(jié)點(diǎn)I3U的電位為高電位，會(huì)使得M112打開，使得這個(gè)時(shí)刻下拉節(jié)點(diǎn)H)的電位為低電平，使得M12和M123關(guān)斷，從而保證柵極驅(qū)動(dòng)信號(hào)的穩(wěn)定輸出；
[0082]在輸出階段S2，輸入端INPUT接入低電平信號(hào)，使得第二晶體管Ml22關(guān)斷，上拉節(jié)點(diǎn)PU的電位繼續(xù)保持為高電位，上拉晶體管Mll保持開啟狀態(tài)，此時(shí)CLK為高電平，上拉節(jié)點(diǎn)PU由于自舉效應(yīng)(bootstrapping)從而PU的電位被自舉放大,最終向OUTPUT傳輸柵極驅(qū)動(dòng)信號(hào)，此時(shí)OUTPUT輸出CLK，CLK為高電平，因此OUTPUT輸出高電平；此時(shí)I3U的電位為高電位，Ml 12仍處于開啟狀態(tài)，對(duì)H)進(jìn)行放電，從而使得M12和M123繼續(xù)關(guān)斷，從而保證柵極驅(qū)動(dòng)信號(hào)的穩(wěn)定輸出；
[0083]在復(fù)位階段S3，復(fù)位端接入高電平，復(fù)位端接入的高電平信號(hào)導(dǎo)通第一晶體管M121，以將上拉節(jié)點(diǎn)I3U的電位下拉至VSS，從而關(guān)斷上拉晶體管Mll和Ml 12，由于Ml 12被關(guān)斷，從而下拉節(jié)點(diǎn)H)的電位被上拉至第二高電平VGH，使得下拉晶體管M12導(dǎo)通，OUTPUT輸出第一低電平VGL ；
[0084]在維持階段S4，INPUT和RESET都接入低電平，因此M121和M122都關(guān)斷，由于前一階段通過(guò)M122對(duì)PU進(jìn)行了放電，此時(shí)M112處于關(guān)閉狀態(tài)，所以不會(huì)對(duì)H)進(jìn)行放電，此時(shí)Mlll打開以對(duì)H)進(jìn)行充電，PD電位被拉高，從而打開M12和M123，對(duì)PU及OUTPUT進(jìn)行放噪，使得由CLK產(chǎn)生的Coupling(耦合)噪聲電壓得以消除，從而保證低壓輸出，保證柵極驅(qū)動(dòng)信號(hào)輸出的穩(wěn)定性；并且由于沒(méi)有對(duì)PU的充電通路，因此的電位維持為低電位，并由于Mlll在S4維持開啟狀態(tài)，因此H)的電位維持為高電平，從而使得Ml2和Ml23在S4維持開啟狀態(tài)，OUTPUT輸出第一低電平VGL ;直至下一顯不周期的輸入階段開始之前,一直處于維持階段；
[0085]并當(dāng)?shù)讦羌?jí)移位寄存器單元G (η)的時(shí)鐘信號(hào)端接入第一時(shí)鐘信號(hào)CLK時(shí)，第n+1級(jí)移位寄存器單元G(n+1)的時(shí)鐘信號(hào)端接入第二時(shí)鐘信號(hào)CLKB，第一時(shí)鐘信號(hào)CLK和第二時(shí)鐘信號(hào)CLKB反相，η為正整數(shù)。
[0086]如圖5所示，逆向掃描的第η級(jí)移位寄存器單元G(n)，包括柵極驅(qū)動(dòng)信號(hào)輸出端OUTPUT、輸入端INPUT、復(fù)位端RESET、上拉晶體管Ml1、下拉晶體管Ml2、下拉節(jié)點(diǎn)控制模塊11和上拉節(jié)點(diǎn)控制模塊12，其中，
[0087]所述上拉晶體管M11，柵極與上拉節(jié)點(diǎn)連接，第一極接入第一時(shí)鐘信號(hào)CLK，第二極與所述柵極驅(qū)動(dòng)信號(hào)輸出端OUTPUT連接；
[0088]所述下拉晶體管M12，柵極與下拉節(jié)點(diǎn)H)連接，第一極與所述柵極驅(qū)動(dòng)信號(hào)輸出端OUTPUT連接，第二極接入第一低電平VGL ；
[0089]所述下拉節(jié)點(diǎn)控制模塊11，包括:
[0090]第一下拉節(jié)點(diǎn)控制晶體管Mill，柵極接入所述第一高電平VGH，第一極接入所述第一高電平VGH,第二極與所述下拉節(jié)點(diǎn)F1D連接；
[0091]以及，第二下拉節(jié)點(diǎn)控制晶體管M112，柵極與所述上拉節(jié)點(diǎn)PU連接，第一極與所述下拉節(jié)點(diǎn)H)連接,第二極接入所述第一低電平VGL ；
[0092]所述上拉節(jié)點(diǎn)控制模塊12,包括:
[0093]第一晶體管M121，柵極與所述輸入端INPUT連接，第一極接入所述第二高電平VDD，第二極與所述上拉節(jié)點(diǎn)PU連接；
[0094]第二晶體管Ml22，柵極與所述復(fù)位端RESET連接，第一極與所述上拉節(jié)點(diǎn)I3U連接，第二極接入所述第二低電平VSS ；
[0095]上拉節(jié)點(diǎn)控制晶體管M123，柵極與所述下拉節(jié)點(diǎn)H)連接，第一極與所述上拉節(jié)點(diǎn)PU連接，第二極接入所述第一低電平VGL ；
[0096]以及，存儲(chǔ)電容Cl，連接于所述上拉節(jié)點(diǎn)I3U與所述柵極驅(qū)動(dòng)信號(hào)輸出端OUTPUT之間；
[0097]接入第(η+l)級(jí)移位寄存器單元G(n+1)的時(shí)鐘信號(hào)端的時(shí)鐘信號(hào)為第二時(shí)鐘信號(hào) CLKB，CLK 和 CLKB 反相。
[0098]如圖6所示，圖5所示的移位寄存器單元在逆向掃描時(shí)，在一顯示周期內(nèi)，具體工作過(guò)程如下:
[0099]在輸入階段SI，輸入端INPUT接入高電平信號(hào)，使得第一晶體管M121導(dǎo)通；輸入端INPUT的高電平信號(hào)給Cl充電，使得上拉節(jié)點(diǎn)I3U的電位被拉高，上拉晶體管Mll開啟，此時(shí)OUTPUT輸出CLK，CLK為低電平，因此OUTPUT輸出低電平，由于上拉節(jié)點(diǎn)I3U的電位為高電位，會(huì)使得M112打開，使得這個(gè)時(shí)刻下拉節(jié)點(diǎn)H)的電位為低電平，使得M12和M123關(guān)斷，從而保證柵極驅(qū)動(dòng)信號(hào)的穩(wěn)定輸出；
[0100]在輸出階段S2，輸入端INPUT接入低電平信號(hào)，使得第一晶體管M121關(guān)斷，上拉節(jié)點(diǎn)PU的電位繼續(xù)保持為高電位，上拉晶體管Mll保持開啟狀態(tài)，此時(shí)CLK為高電平，上拉節(jié)點(diǎn)PU由于自舉效應(yīng)(bootstrapping)從而PU的電位被自舉放大,最終向OUTPUT傳輸柵極驅(qū)動(dòng)信號(hào)，此時(shí)OUTPUT輸出CLK，CLK為高電平，因此OUTPUT輸出高電平；此時(shí)I3U的電位為高電位，Ml 12仍處于開啟狀態(tài)，對(duì)H)進(jìn)行放電，從而使得M12和M123繼續(xù)關(guān)斷，從而保證柵極驅(qū)動(dòng)信號(hào)的穩(wěn)定輸出；
[0101]在復(fù)位階段S3，復(fù)位端接入高電平，復(fù)位端接入的高電平信號(hào)導(dǎo)通第二晶體管M122，以將上拉節(jié)點(diǎn)I3U的電位下拉至VSS，從而關(guān)斷上拉晶體管Mll和Ml 12，由于Ml 12被關(guān)斷，從而下拉節(jié)點(diǎn)H)的電位被上拉至第二高電平VGH，使得下拉晶體管M12導(dǎo)通，OUTPUT輸出第一低電平VGL ；
[0102]在維持階段S4，INPUT和RESET都接入低電平，因此M121和M122都關(guān)斷，由于前一階段通過(guò)M122對(duì)PU進(jìn)行了放電，此時(shí)M112處于關(guān)閉狀態(tài)，所以不會(huì)對(duì)H)進(jìn)行放電，此時(shí)Mlll打開以對(duì)H)進(jìn)行充電，PD電位被拉高，從而打開M12和M123，對(duì)PU及OUTPUT進(jìn)行放噪，使得由CLK產(chǎn)生的Coupling(耦合)噪聲電壓得以消除，從而保證低壓輸出，保證柵極驅(qū)動(dòng)信號(hào)輸出的穩(wěn)定性；并且由于沒(méi)有對(duì)PU的充電通路，因此的電位維持為低電位，并由于Mlll在S4維持開啟狀態(tài)，因此H)的電位維持為高電平，從而使得Ml2和Ml23在S4維持開啟狀態(tài)，OUTPUT輸出第一低電平VGL ;直至下一顯不周期的輸入階段開始之前,一直處于維持階段；
[0103]并當(dāng)?shù)讦羌?jí)移位寄存器單元G (η)的時(shí)鐘信號(hào)端接入第一時(shí)鐘信號(hào)CLK時(shí)，第n+1級(jí)移位寄存器單元G(n+1)的時(shí)鐘信號(hào)端接入第二時(shí)鐘信號(hào)CLKB，第一時(shí)鐘信號(hào)CLK和第二時(shí)鐘信號(hào)CLKB反相，η為正整數(shù)。
[0104]根據(jù)如圖3所示的移位寄存器單元的具體實(shí)施例和如圖4所示的工作時(shí)序圖可知，包括多級(jí)以上移位寄存器單元的移位寄存器僅通過(guò)一種電路結(jié)構(gòu)即可以實(shí)現(xiàn)正向掃描和逆向掃描，只需在切換掃描方向時(shí)相應(yīng)改變接入第一晶體管的第一極的信號(hào)，以及接入第二晶體管的第二極的信號(hào)即可，需要使用晶體管少，功耗低。
[0105]本發(fā)明實(shí)施例所述的移位寄存器單元的驅(qū)動(dòng)方法，應(yīng)用于上述的移位寄存器單元，包括:在每一顯示周期內(nèi)，在正向掃描和逆向掃描時(shí)，
[0106]在輸入階段，輸入端接入高電平，復(fù)位端接入低電平，時(shí)鐘信號(hào)端接入低電平，上拉節(jié)點(diǎn)控制模塊控制上拉節(jié)點(diǎn)的電位被拉高為高電位，從而控制上拉晶體管導(dǎo)通，并控制下拉節(jié)點(diǎn)控制模塊使得下拉節(jié)點(diǎn)的電位為低電位，從而控制下拉晶體管關(guān)斷，因此柵極驅(qū)動(dòng)信號(hào)輸出端輸出低電平；
[0107]在輸出階段，所述輸入端接入低電平，所述復(fù)位端接入低電平，所述時(shí)鐘信號(hào)端接入高電平，所述上拉節(jié)點(diǎn)控制模塊控制上拉節(jié)點(diǎn)的電位進(jìn)一步被自舉拉高，從而控制所述上拉晶體管保持導(dǎo)通，并控制所述下拉節(jié)點(diǎn)控制模塊使得所述下拉節(jié)點(diǎn)的電位保持為低電位，從而控制所述下拉晶體管保持關(guān)斷，使得所述柵極驅(qū)動(dòng)信號(hào)輸出端輸出高電平；
[0108]在復(fù)位階段，所述輸入端接入低電平，所述復(fù)位端接入高電平，所述上拉節(jié)點(diǎn)控制模塊控制所述上拉節(jié)點(diǎn)的電位被拉低，從而控制所述上拉晶體管關(guān)斷，所述下拉節(jié)點(diǎn)控制模塊控制所述下拉節(jié)點(diǎn)的電位被拉高為高電平，從而控制所述下拉晶體管導(dǎo)通，使得所述柵極驅(qū)動(dòng)信號(hào)輸出端輸出低電平；
[0109]在維持階段，所述上拉節(jié)點(diǎn)控制模塊控制所述上拉節(jié)點(diǎn)的電位維持為低電平，從而控制所述上拉晶體管關(guān)斷，所述下拉節(jié)點(diǎn)控制模塊控制所述下拉節(jié)點(diǎn)的電位持續(xù)被拉高，從而控制所述下拉晶體管導(dǎo)通，使得所述柵極驅(qū)動(dòng)輸出端持續(xù)輸出低電平。
[0110]本發(fā)明實(shí)施例所述的顯示裝置，包括上述的移位寄存器。
[0111]該顯示裝置可以為液晶顯示器、液晶電視、0LED(0rganic Light-EmittingD1de，有機(jī)電致發(fā)光二極管)顯示面板、OLED顯示器、OLED電視或電子紙等顯示裝置。
[0112]以上所述是本發(fā)明的優(yōu)選實(shí)施方式，應(yīng)當(dāng)指出，對(duì)于本【技術(shù)領(lǐng)域】的普通技術(shù)人員來(lái)說(shuō)，在不脫離本發(fā)明所述原理的前提下，還可以作出若干改進(jìn)和潤(rùn)飾，這些改進(jìn)和潤(rùn)飾也應(yīng)視為本發(fā)明的保護(hù)范圍。
【權(quán)利要求】
1.一種移位寄存器單元，其特征在于，包括柵極驅(qū)動(dòng)信號(hào)輸出端、時(shí)鐘信號(hào)端、上拉晶體管、下拉晶體管、下拉節(jié)點(diǎn)控制模塊和上拉節(jié)點(diǎn)控制模塊，其中， 所述上拉晶體管，柵極與上拉節(jié)點(diǎn)連接，第一極與所述時(shí)鐘信號(hào)端連接，第二極與所述柵極驅(qū)動(dòng)信號(hào)輸出端連接； 所述下拉晶體管，柵極與下拉節(jié)點(diǎn)連接，第一極與所述柵極驅(qū)動(dòng)信號(hào)輸出端連接，第二極接入第一低電平； 所述下拉節(jié)點(diǎn)控制模塊，接入所述第一低電平和第一高電平，并分別與所述上拉節(jié)點(diǎn)和所述下拉節(jié)點(diǎn)連接，用于在每一顯示周期的輸入階段控制使得所述下拉節(jié)點(diǎn)的電位為低電位，在每一顯示周期的輸出階段控制該下拉節(jié)點(diǎn)的電位維持為低電位，從而控制所述下拉晶體管關(guān)斷，在每一顯示周期的復(fù)位階段控制所述下拉節(jié)點(diǎn)的電位被拉高為高電平，在每一顯示周期的維持階段控制所述下拉節(jié)點(diǎn)的電位持續(xù)被拉高，從而控制所述下拉晶體管導(dǎo)通，使得所述柵極驅(qū)動(dòng)信號(hào)輸出端輸出低電平； 所述上拉節(jié)點(diǎn)控制模塊，接入所述第一低電平、第二低電平和第二高電平，并分別與所述上拉節(jié)點(diǎn)、所述下拉節(jié)點(diǎn)、所述輸入端和所述復(fù)位端連接，用于在每一顯示周期的輸入階段控制所述上拉節(jié)點(diǎn)的電位被拉高為高電位，在每一顯示周期的輸出階段控制所述上拉節(jié)點(diǎn)的電位被進(jìn)一步自舉拉高，從而控制所述上拉晶體管保持導(dǎo)通，使得所述柵極驅(qū)動(dòng)信號(hào)輸出端輸出由所述時(shí)鐘信號(hào)端輸入的時(shí)鐘信號(hào)，在每一顯示周期的復(fù)位階段控制所述上拉節(jié)點(diǎn)的電位被拉低為低電平，并在每一顯示周期的維持階段控制所述上拉節(jié)點(diǎn)的電位維持為低電平，從而控制所述上拉晶體管關(guān)斷。
2.如權(quán)利要求1所述的移位寄存器單元，其特征在于，所述下拉節(jié)點(diǎn)控制模塊包括: 第一下拉節(jié)點(diǎn)控制晶體管，柵極接入所述第一高電平，第一極接入所述第一高電平，第二極與所述下拉節(jié)點(diǎn)連接； 以及，第二下拉節(jié)點(diǎn)控制晶體管，柵極與所述上拉節(jié)點(diǎn)連接，第一極與所述下拉節(jié)點(diǎn)連接，第二極接入所述第一低電平。
3.如權(quán)利要求1所述的移位寄存器單元，其特征在于，所述上拉節(jié)點(diǎn)控制模塊包括第一晶體管、第二晶體管、上拉節(jié)點(diǎn)控制晶體管和存儲(chǔ)電容，其中， 所述上拉節(jié)點(diǎn)控制晶體管，柵極與所述下拉節(jié)點(diǎn)連接，第一極與所述上拉節(jié)點(diǎn)連接，第二極接入所述第一低電平； 所述存儲(chǔ)電容，連接于所述上拉節(jié)點(diǎn)與所述柵極驅(qū)動(dòng)信號(hào)輸出端之間； 在正向掃描時(shí):所述第一晶體管，柵極與所述復(fù)位端連接，第一極接入所述第二低電平，第二極與所述上拉節(jié)點(diǎn)連接； 所述第二晶體管，柵極與所述輸入端連接，第一極與所述上拉節(jié)點(diǎn)連接，第二極接入所述第二高電平； 在逆向掃描時(shí):所述第一晶體管，柵極與所述輸入端連接，第一極接入所述第二高電平，第二極與所述上拉節(jié)點(diǎn)連接； 所述第二晶體管，柵極與所述復(fù)位端連接，第一極與所述上拉節(jié)點(diǎn)連接，第二極接入所述第二低電平。
4.如權(quán)利要求2或3所述的移位寄存器單元，其特征在于，所述上拉晶體管、所述下拉晶體管、所述第一上拉節(jié)點(diǎn)控制晶體管、所述第二上拉節(jié)點(diǎn)控制晶體管、所述第三上拉節(jié)點(diǎn)控制晶體管、所述第一下拉節(jié)點(diǎn)控制晶體管和所述第二下拉節(jié)點(diǎn)控制晶體管都為η型晶體管。
5.一種移位寄存器單元的驅(qū)動(dòng)方法，應(yīng)用于如權(quán)利要求1至4中任一權(quán)利要求所述的移位寄存器單元，其特征在于，所述驅(qū)動(dòng)方法包括:在每一顯示周期內(nèi)，在正向掃描和逆向掃描時(shí)，在輸入階段，輸入端接入高電平，復(fù)位端接入低電平，時(shí)鐘信號(hào)端接入低電平，上拉節(jié)點(diǎn)控制模塊控制上拉節(jié)點(diǎn)的電位被拉高為高電位，從而控制上拉晶體管導(dǎo)通，并控制下拉節(jié)點(diǎn)控制模塊使得下拉節(jié)點(diǎn)的電位為低電位，從而控制下拉晶體管關(guān)斷，因此柵極驅(qū)動(dòng)信號(hào)輸出端輸出低電平； 在輸出階段，所述輸入端接入低電平，所述復(fù)位端接入低電平，所述時(shí)鐘信號(hào)端接入高電平，所述上拉節(jié)點(diǎn)控制模塊控制上拉節(jié)點(diǎn)的電位進(jìn)一步被自舉拉高，從而控制所述上拉晶體管保持導(dǎo)通，并控制所述下拉節(jié)點(diǎn)控制模塊使得所述下拉節(jié)點(diǎn)的電位保持為低電位，從而控制所述下拉晶體管保持關(guān)斷，使得所述柵極驅(qū)動(dòng)信號(hào)輸出端輸出高電平； 在復(fù)位階段，所述輸入端接入低電平，所述復(fù)位端接入高電平，所述上拉節(jié)點(diǎn)控制模塊控制所述上拉節(jié)點(diǎn)的電位被拉低，從而控制所述上拉晶體管關(guān)斷，所述下拉節(jié)點(diǎn)控制模塊控制所述下拉節(jié)點(diǎn)的電位被拉高為高電平，從而控制所述下拉晶體管導(dǎo)通，使得所述柵極驅(qū)動(dòng)信號(hào)輸出端輸出低電平； 在維持階段，所述上拉節(jié)點(diǎn)控制模塊控制所述上拉節(jié)點(diǎn)的電位維持為低電平，從而控制所述上拉晶體管關(guān)斷，所述下拉節(jié)點(diǎn)控制模塊控制所述下拉節(jié)點(diǎn)的電位持續(xù)被拉高，從而控制所述下拉晶體管導(dǎo)通，使得所述柵極驅(qū)動(dòng)輸出端持續(xù)輸出低電平。
6.一種移位寄存器，其特征在于，包括沉積在陣列基板上的多級(jí)如權(quán)利要求1至4中任一權(quán)利要求所述的移位寄存器單元； 第一級(jí)移位寄存器單元的輸入端接入開啟信號(hào)； 除了第一級(jí)移位寄存器單元之外，每一級(jí)移位寄存器單元的輸入端與相鄰上一級(jí)移位寄存器單元的柵極驅(qū)動(dòng)信號(hào)輸出端連接； 除了最后一級(jí)移位寄存器單元之外，每一級(jí)移位寄存器單元的復(fù)位端與相鄰下一級(jí)移位寄存器單元的柵極驅(qū)動(dòng)信號(hào)輸出端連接； 最后一級(jí)移位寄存器單元的復(fù)位端接入復(fù)位信號(hào)； 相鄰兩級(jí)移位寄存器單元的時(shí)鐘信號(hào)端接入的時(shí)鐘信號(hào)反相。
7.—種顯示裝置，其特征在于，包括如權(quán)利要求6所述的移位寄存器。
【文檔編號(hào)】G09G3/36GK104392704SQ201410776422
【公開日】2015年3月4日 申請(qǐng)日期:2014年12月15日 優(yōu)先權(quán)日:2014年12月15日
【發(fā)明者】邵賢杰, 李小和 申請(qǐng)人:合肥京東方光電科技有限公司, 京東方科技集團(tuán)股份有限公司