專利名稱：基于fpga的紅外線列探測器非均勻校正方法和裝置的制作方法
技術領域：
本發(fā)明屬于紅外線列探測器圖像數(shù)據(jù)處理技木，尤其涉及一種基于FPGA的紅外線列探測器非均勻校正方法和裝置。
背景技術：
紅外圖像的實時非均勻校正是紅外圖像處理中的ー項關鍵技術，紅外焦平面器件是當今技術性能最先進的紅外探測器，用它構成的紅外成像系統(tǒng)具有結構簡單、工作穩(wěn)定可靠、靈敏度高、噪聲等效溫差性能好等優(yōu)點，是當今國內(nèi)外重點發(fā)展的新一代紅外探測器.紅外線列探測器是國內(nèi)外重點發(fā)展的紅外焦平面器件之一，隨著生產(chǎn)材料和制作エ藝的不斷提高，高分辨率或者說長線列紅外探測器已經(jīng)成功研制生產(chǎn)，并且在國外已經(jīng)裝備部隊，國內(nèi)正處于樣機研制階段。高分辨率紅外線列探測器像元讀出通道越來越多，像576*6紅外線列探測器像元讀出通道多達16個通道，雖然單個通道像元讀出速率不是很高，可合并像元讀出速率卻非常高。實時非均勻校正的速度設計成為此類紅外成像系統(tǒng)的瓶頸問題。以576*6紅外線列探測器為例，該探測器有16個獨立的輸出通道，單通道輸出速率為5MHz，合并像元的輸出速率高達80MHz。利用FPGA實現(xiàn)紅外探測器的非均勻校正是目前比較流行的一種實現(xiàn)方案。紅外焦平面陣列由多個探測元組成，每個探測元對`應紅外圖像中的一個像素點。由于各種因素的影響，焦平面陣列各個探測元對同樣的外部輸入出現(xiàn)響應不一致的現(xiàn)象，這就是所謂的紅外焦平面陣列的非均勻性。非均勻性的產(chǎn)生有兩個方面的原因:內(nèi)部原因主要是探測元在エ藝上很難做到完全一致，導致材料和結構上不同；外部原因則是由于環(huán)境溫度變化、光學系統(tǒng)結構等。焦平面陣列的非均勻性會嚴重影響焦平面陣列的成像質量，甚至會完全淹沒信號，因此，必須對非均勻性進行校正。焦平面陣列的探測元響應模型為:P(i, j, O) = Gij O+Oij (I)上式中，(i, j)為探測元的空間位置，Gij為(i，j)處探測元的増益，Oij為(i，j)處探測元的偏移，O為探測元的輸入通量，P (i，j，O)為探測元的輸出信號。焦平面陣列的非均勻性主要表現(xiàn)在各探測元的増益和偏移不一致。兩點法校正的目的是為了使得各探測元的增益參數(shù)和偏移參數(shù)在同一溫度下具有相同的響應特性。首先，選擇高溫和低溫兩個溫度作為定標點，所選擇的高溫和低溫兩個定標點為探測器的正常工作的溫度范圍。由式(I)可知，兩個溫度下的輸出分別為:P(i, j, Ol) =Gij O^OijP(i, j, Oh) = Gij Og+Oij (2)從而增益參數(shù)和偏移參數(shù)可以通過下式得出:
「 n 廣 /)(/，/，(!)〃)—バん入 ￠,)Gii = v J ——v，ハ l/
JO1j.-￠,[_ (へ= 巾:'.ぁ G)由式(3)可以看出，如果將增益參數(shù)和偏移參數(shù)存儲在存儲器中，在探測過程中，便可以實時校正數(shù)據(jù)，實現(xiàn)兩點校正。式(3)中的Gu和Ou都是浮點數(shù)，由于我們采用FPGA進行實時非均勻校正，但是FPGA處理浮點數(shù)時對系統(tǒng)資源以及算法復雜度都要求很高，所以我們要將浮點數(shù)Gu和Oij轉換為定點數(shù)G’ ,j和0’ iJO我們采用線性變換的方法，把浮點數(shù)Gij線性映射為16位定點數(shù)Gu (我們采用的16位的定點數(shù)來表示，位數(shù)越多越精確)。Ou對結果影響不大，我們直接取它的整數(shù)部分。浮點數(shù)轉換為定點數(shù)的過程比較簡單，這里不再詳述。轉換為定點數(shù)的校正模型為:P(i, j, O)' =G' ij 0+0' ij (4)式(4)中的G' ij和0' ij就存儲在如圖1的系數(shù)存儲器中，圖1中的乘加運算器就是式(4)的實現(xiàn)過程。圖1是目前比較流行的FPGA實現(xiàn)方案的硬件框圖:在一個實際的系統(tǒng)中，F(xiàn)PGA是整個電路時序控制的核心部件，不僅要完成實時非均勻校正，還要完成很多圖像預處理算法、復雜的邏輯控制等，隨著圖像處理算法的日益復雜和控制邏輯復雜程度的提高，F(xiàn)PGA的運行速度會明顯降低，這樣就需要選用更高性能的FPGA器件，無疑會増加系統(tǒng)的設計成本。圖1的解決方案在低速非均勻校正系統(tǒng)中不會出現(xiàn)問題，但是，對于80MHz數(shù)據(jù)速率的高速非均勻校正，在實際應用需要花很大精力進行FPGA時序優(yōu)化設計，而且設計后電路運行速度可能還不滿足要求，并且電路運行還不穩(wěn)定。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種`基于FPGA的紅外線列探測器非均勻校正方法，以解決現(xiàn)有非均勻校正FPGA的方法單通道高輸出速率的情況下所存在成本高、電路運行不穩(wěn)定的問題，同時提供ー種利用該非均勻校正方法的裝置。為實現(xiàn)上述目的，本發(fā)明提供的基于FPGA的紅外線列探測器非均勻校正方法包括如下步驟:(I)將紅外線列探測器各輸出通道輸出的模擬信號模數(shù)轉換后的所有輸出通道的數(shù)字信號合并為至少兩路；(2)對步驟(I)中各路數(shù)據(jù)分別進行緩存處理；(3)對步驟(2)得到的各路數(shù)據(jù)分別進行乘加運算處理以實現(xiàn)對應路的非均勻校正；( 4 )將步驟(3 )得到的各路校正后的數(shù)據(jù)合并為一路數(shù)據(jù)輸出。所述步驟(I)中每路輸出通道的個數(shù)相同。所述紅外線列探測器輸出通道的個數(shù)大于4。所述紅外線列探測器輸出通道的個數(shù)為16個，所述紅外線列探測器16個輸出通道合并為4路。本發(fā)明提供的基于FPGA的紅外線列探測器的非均勻校正裝置，包括至少兩路非均勻校正單元和非均勻校正后數(shù)據(jù)合并單元及用于對非均勻校正單元進行時序控制的時序控制器，所述非均勻校正単元包括緩沖存儲器、系數(shù)存儲器和乘加運算器，所述非均勻校正單元的輸出與非均勻校正后數(shù)據(jù)合并單元的輸入連接，所述非均勻校正后數(shù)據(jù)合并單元的輸出端用于合并后的數(shù)據(jù)輸出。所述非均勻校正單元為4路，每路有4個紅外線列探測器的輸出通道。本發(fā)明基于FPGA的紅外線列探測器非均勻校正方法，充分利用了 FPGA并行處理的優(yōu)勢，通過對各數(shù)據(jù)通道合并成至少兩路數(shù)據(jù)，對各路合并數(shù)據(jù)分別進行非均勻校正，使用的紅外線列探測器的數(shù)據(jù)存儲量較小，多通道數(shù)據(jù)合并和實時非均勻校正完全可以集成在FPGA中，有集成度高、體積小、功耗低、性價比高和技術實現(xiàn)難度不大等優(yōu)點；利用了流水線控制技術，在不影響數(shù)據(jù)處理要求的情況下，降低了運行速度，提高了電路運行的穩(wěn)定性，同時也不用選用更高性能的FPGA器件，降低了成本。


圖1是現(xiàn)有FPGA實現(xiàn)非均勻校正的硬件框圖；圖2是本發(fā)明模擬數(shù)字轉換電路的時序圖；圖3是本發(fā)明紅外線列探測器FPGA實現(xiàn)非均勻校正方法的原理圖。
具體實施例方式下面結合具體的實施例對本發(fā)明做進ー步詳細說明。如圖3所示是本發(fā)明基于FPGA的紅外線列探測器實現(xiàn)非均勻校正方法的硬件框圖，F(xiàn)PGA最大的優(yōu)勢在于其并行性，用FPGA可以設計完全并行處理的電路。本發(fā)明方法利用了流水線控制技術，只要求各路乘加運算速度達到20MHz即可，其方法步驟如下:(I)將紅外線列探測器各輸出通道輸出的模擬信號模數(shù)轉換后的所有輸出通道的數(shù)字信號合并為至少兩路；(2)對步驟(I)中各路數(shù)據(jù)分別進行緩存處理；(3)對步驟(2)得到的各路數(shù)據(jù)分別進行乘加運算處理以實現(xiàn)對應路的非均勻校正；( 4 )將步驟(3 )得到的各路校正后的數(shù)據(jù)合并為一路數(shù)據(jù)輸出。為進ー步優(yōu)化，步驟(I)中每路輸出通道采用相同的個數(shù)。本發(fā)明基于FPGA的紅外線列探測器的非均勻校正裝置包括至少兩路非均勻校正單元和非均勻校正后數(shù)據(jù)合并單元及用于對非均勻校正單元進行時序控制的時序控制器，非均勻校正單元包括緩沖存儲器、系數(shù)存儲器和乘加運算器，非均勻校正單元的輸出與非均勻校正后數(shù)據(jù)合并単元的輸入連接，非均勻校正后數(shù)據(jù)合并単元的輸出端用于合并后的數(shù)據(jù)輸出。為了發(fā)揮FPGA的并行性，而且也不降低電路運行的性能，針對本發(fā)明提出的ー種紅外線列探測器非均勻校正FPGA方法，現(xiàn)以ー個576X6線列探測器輸出的576個像元進行非均勻校正為例來進行詳細說明:576X6線列紅外探測器是由576列(通道)組成，具有6級時間延遲積分(TDI)功能的掃描型紅外探測器，使用16個模擬通道輸出圖像信號，圖像信號的動態(tài)范圍不小于77dB，圖像信號的有效電壓范圍為0.5V到3.3V，數(shù)據(jù)速率為2MHz。
I)將576X6紅外線列探測器輸出的16個模擬信號分別進行模擬信號到數(shù)字信號的轉換:各個像元(信號)在主時鐘上升沿輸出，持續(xù)ー個主時鐘周期。主時鐘最高頻率5MHz。模擬信號到數(shù)字信號轉換電路的基本技術指標為:1.輸入模擬通道為16通道；i1.采樣速率不小于5MHz ；iii 輸出信噪比不小于70dB。本實例中選用的模擬數(shù)字轉換電路ADC型號為AD9240，輸出數(shù)據(jù)位數(shù)為14bit，最大采樣率為lOMsps，SNR為77.5dB。AD9240為流水線結構的高速ADC，ー個采樣值的轉換結果要經(jīng)過3個時鐘周期的延遲，時序關系如圖2所示。ADC的采樣時鐘信號由FPGA中的時序控制器提供，采用時鐘上升沿進行采集。2)將步驟I)得到的16個數(shù)字信號，通過FPGA中的時序控制器實時處理實現(xiàn)每4路信號合并為一路，使16路數(shù)字信號合并后成為4路數(shù)字信號，每一路數(shù)字信號(即為圖3中的4通道數(shù)據(jù)合并)速率2 X 4=8MHz ；3)將步驟2)得到的4路速率為8MHz的數(shù)據(jù)分別存儲到FPGA內(nèi)部的4個RAM存儲器中進行緩沖處理(即為圖3中的緩沖存儲`器)；4)步驟3)的4個緩沖存儲器中分別讀出4路數(shù)據(jù)，圖3中的乘加運算器同時按照時序要求從系數(shù)存儲器中讀取增益系數(shù)和偏置系數(shù)，然后按照式(4)分別對其進行乘加運算處理，即進行非均勻校正，校正后得到4路非均勻校正數(shù)據(jù)，每一路數(shù)據(jù)速率不變，仍為8MHz ；5)步驟4)獲得的4路非均勻校正后的數(shù)據(jù)，再次進行實時處理，實現(xiàn)4路數(shù)據(jù)合并為一路數(shù)據(jù)輸出(見圖3中的非均勻校正后數(shù)據(jù)合并模塊)，數(shù)據(jù)速率為8X4=32MHz。另外，本發(fā)明16通道的數(shù)據(jù)也可以分為8路進行合并，每路合并2個通道的數(shù)據(jù)；同時本發(fā)明紅外線列探測器的通道數(shù)也不局限于16個，也可以為15個，分為3路或5路進行合并；如果紅外線列探測器的通道數(shù)為13個，則不能進行各路數(shù)的均分，那么可以分為3路3通道和一路4通道。以上通道數(shù)及合并路數(shù)的變化屬于本領域技術人員常用技術手段，凡在此基礎上進行的變換均落在本發(fā)明的保護范圍內(nèi)。
權利要求
1.一種基于FPGA的紅外線列探測器非均勻校正方法，其特征在于:包括如下步驟: (1)將紅外線列探測器各輸出通道輸出的模擬信號模數(shù)轉換后的所有輸出通道的數(shù)字信號合并為至少兩路； (2)對步驟(I)中各路數(shù)據(jù)分別進行緩存處理； (3)對步驟(2)得到的各路數(shù)據(jù)分別進行乘加運算處理以實現(xiàn)對應路的非均勻校正； (4)將步驟(3)得到的各路校正后的數(shù)據(jù)合并為一路數(shù)據(jù)輸出。
2.根據(jù)權利要求1所述的基于FPGA的紅外線列探測器非均勻校正方法，其特征在于:所述步驟(I)中每路輸出通道的個數(shù)相同。
3.根據(jù)權利要求1或2所述的基于FPGA的紅外線列探測器非均勻校正方法，其特征在于:所述紅外線列探測器輸出通道的個數(shù)大于4。
4.根據(jù)權利要求3所述的基于FPGA的紅外線列探測器非均勻校正方法，其特征在于:所述紅外線列探測器輸出通道的個數(shù)為16個，所述紅外線列探測器16個輸出通道合并為4路。
5.一種實現(xiàn)權利要求1所述的基于FPGA的紅外線列探測器非均勻校正方法的非均勻校正裝置，其特征在于:包括至少兩路非均勻校正単元和非均勻校正后數(shù)據(jù)合并単元及用于對非均勻校正單元進行時序控制的時序控制器，所述非均勻校正單元包括緩沖存儲器、系數(shù)存儲器和乘加運算器，所述非均勻校正單元的輸出與非均勻校正后數(shù)據(jù)合并單元的輸入連接，所述非均勻校正后數(shù)據(jù)合并単元的輸出端用于合并后的數(shù)據(jù)輸出。
6.根據(jù)權利要求5所述的基于FPGA的紅外線列探測器非均勻校正裝置，其特征在于:所述非均勻校正單元為4路，每路有4個紅外線列探測器的輸出通道。
全文摘要
本發(fā)明涉及一種基于FPGA的紅外線列探測器非均勻校正方法和裝置，該方法使用的紅外線列探測器的數(shù)據(jù)存儲量較小，多通道數(shù)據(jù)合并和實時非均勻校正完全可以集成在FPGA中，有集成度高、體積小、功耗低、性價比高和技術實現(xiàn)難度不大等優(yōu)點；充分利用了FPGA并行處理的優(yōu)勢，通過對各數(shù)據(jù)通道進行多路數(shù)據(jù)的合并對每路合并數(shù)據(jù)分別進行非均勻校正，利用了流水線控制技術，在不影響數(shù)據(jù)處理要求的情況下，降低了運行速度，提高了電路運行的穩(wěn)定性，同時也不用選用更高性能的FPGA器件，降低了設計成本。
文檔編號H04N1/40GK103095963SQ201210557430
公開日2013年5月8日 申請日期2012年12月17日 優(yōu)先權日2011年12月17日
發(fā)明者賈俊濤, 黃紅蓉 申請人:中國航空工業(yè)集團公司洛陽電光設備研究所